mercredi 6 avril 2011

Exercice Corrigé Architecture des ordinateurs TP Architecture des ordinateurs HardWare

1) Architecture générale

Question 1 : Complétez les schéma de la machine de von Neuman suivant :


Question 2 : Complétez le schéma  du PC suivant :



Question 3 : Identifiez les composants sur la carte mère suivante :




2 ) Bus

Question 4 : Bus mémoire. Calculez les taux de transferts suivants :



Question 5 : Bus périphérique. Calculez les taux de transferts suivants :



3)  Processeur


Question 6  : Sachant que le bus d’adresse du processeur est de 16 bits avec un alignement à l’octet, quelle est la taille de l’espace mémoire maximum que celui-ci peut adresser ? Quels solutions existent pour adresser une plus grande zone mémoire ?

Question 7 :  Où sont effectués les calculs ?

Question 8 :  A quoi servent les registres suivants du processeur :

i. PC/IP (ou CO/PI)
ii. IR (ou RI)
iii. SP (ou PP)
iv. Accumulateur

Question 9 : Quel tâche réalise le séquenceur dans un processeur ? l'ordonnanceur ?

4 ) Mémoires

Question 10 :  Quelles sont les principales différences entre la DRAM et la SRAM ? Où utilise-t-on de la DRAM ? De la SRAM ?

Question 11 : Quelles sont les principales différences entre la RAM et la ROM ? Où utilise-t-on de la ROM ?
Question 12 : Qu’est-ce que le shadowing ?

Question 13 : Classez les mémoires suivantes par taille, par rapidité : RAM, registres, disques durs, cache L1, cache L2, cd-rom.

Question 14 : Quels sont les propriétés des disques RAIDs ? Comment les obtient-on ?


5 ) Mémoire cache


Question 15 : Pourquoi utilise-t-on des mémoires caches ?

Soit une mémoire cache de niveau L1 ayant les caractéristiques suivantes :

- 32 mots par lignes (mots de 2 octets)
- Taille de 32ko
- L1 et L2 sont inclusifs
- 4-associatifs. Remplacement LRU.
- Association par poids faible
- Taille de bus d’adresse : 32bits

Question 16 : Combien y a-t-il de lignes dans cette mémoire cache ?

Question 17 : Combien y-a-t-il de blocs associatifs dans cette mémoire cache ?

Question 18 : Si la mémoire cache de niveau L2 a une taille de 2 Mo, combien y a-t-il de blocs de la mémoire cache L2 par bloc de la mémoire cache L1 ?

Question 19 : Si la mémoire fait 1Go, combien d’adresses correspondront à un bloc du cache L1 ?

Question 20 : Dans quelles blocs du cache peut-on trouver les blocs suivants :



Question 21 : Si un bloc n’est pas présent en cache L1, combien de lignes de L1 aura-t-on parcouru ?

Question 22 : Quelle est la probabilité de trouver un bloc quelconque présent dans L2 dans la cache L1 ?

- Si L1 et L2 sont des caches inclusives.
- Si L1 et L2 sont des caches exclusives.


Question 23 :   Dans cet exercice, on considère qu’il n’y a que 64 blocs de cache L1.

Les quatres premiers blocs de la cache L1 sont remplis comme suit :


Les lignes d’adresses suivantes sont lues dans l’ordre : 08012000h, 08012040h, 08020080h, 080220C0h,
08012080h, 080120C0h, 080220C0h, 080520C0h, 08022080h, 08021080h, 08012800h, 08012840h, 08012880h, 080128C0h. Donnez l’état du cache après ces lectures.


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 - Correction :

Question 1 :


Question 2 :


Question 3 :

1. Slots RAM (DIMM)
2. Socket CPU (Socket 939 pour AMD64)
3. Connecteur de lecteur de disquette
4. Connecteurs IDE
5. Chipset (NVIDIA nForce3 - Chipset non décomposé en NorthBridge et SouthBridge)
6. Slots PCI
7. Slot AGP
8. Connecteurs d’extensions (Son/LAN/USB/Parallèle/Série/Souris/Clavier)

Question 4 :

Question 5 :

Question 6 :

216= 65536 = 64ko

Les solutions : utiliser un offset de pagination ou augmenter la taille du bus mémoire

Question 7 :

Dans l’ALU

Question 8 :


i. Le Program Counter/Instruction Pointer (Comteur Ordinal/Pointeur d’instruction) pointe vers l’instruction à exécuter
ii. Le registre d’instruction (Instruction Register) contient l’instruction en cours d’exécution
iii. Le pointeur de pile (Stack Pointer) pointe le sommet de la pile (expliquer ce qu’est une pile).
iv. L’accumulateur stocke le résultat de l’ALU.


Question 9 : 

Le séquenceur exécute l’instruction en commandant les différente partie du processeur.
L’ordonnanceur réordonnance les instructions pour optimiser l’usage du processeur.

Question 10 :

La DRAM (Dynamic RAM) est basée sur des condensateurs qu’il faut rafraichir alors que la SRAM est bas´e des interrupteurs qu’il suffit d’alimenter. Ce temps de rafraichissement font que la DRAM est plus lente que la SRAM mais est moins couteuse car utilise moins de transistors.
Ce sont toutes les deux des mémoires volatiles.
La SRAM plus cher mais plus rapide est utilisé dans les mémoires caches alors que la DRAM est utilisé dans la mémoire centrale.

Question 11 :   

RAM est en lecture/écriture mais volatile alors la ROM est en lecture seule et non-volatile. On utilise en générale de la ROM pour les données du BIOS pour le démarrage de la machine.

Question 12 :


Il s’agit du fait de copier le contenu de la ROM en RAM pour accélérer l’accès à la  ROM qui est très lent. Il s’agit d’une technique de cache.

Question 13 :   

Par taille : Registres < L1 < L2 < RAM < CD < DD.
Par vitesse : Registres > L1 > L2 > RAM > DD > CD.

Question 14 :

Tolérance aux pannes et rapidité obtenu par la cumulation de plusieurs disques (parallélisation de la lecture et de l’écriture + redondance de l’information).

Question 15 :

Pour accélérer l’accès aux données en rapprochant les données du processeur et sur des mémoires plus rapide mais plus coûteuse.

Question 16 :

Question 17 :



Question 18 :


Question 19 : 


Question 20 :


Il s’agit d’une division par 64 (décalage de 6 bits pour les 64 octets d’une ligne) et d’un modulo 128 (and 80h).

Question 21 :  

4


Question 22 :


Question 23 :

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